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详解半导体5纳米制程技术及成本挑战

发布日期:2022-04-17 点击率:117

  半导体业自28纳米进步到22/20纳米,受193i光刻机所限,必须采用两次图形曝光技术(DP)。再进一步发展至16/14纳  米时,大多采用finFET技术。如今finFET技术也一代一代升级,加上193i的光学技术延伸,采用SADP、SAQP等,所以未来到10纳米甚至  7纳米时,基本上可以使用同样的设备,似乎己无悬念,只是芯片的制造成本会迅速增加。然而到5纳米时肯定是个坎,因为如果EUV不能准备好,就要被迫采用  五次图形曝光技术(FP),这已引起全球业界的关注。

  而对于更先进5纳米生产线来说,至今业界尚无关于它的投资估计。但是根据16/14  纳米的经验,以每1000硅片需要1.5亿至1.6亿美元计,推测未来的5纳米制程,因为可能要用到EUV光刻,每台设备需约1亿美元,因此它的投资肯定  会大大超过之前。所以未来建设一条芯片生产线需要100亿美元是完全有可能的。

  生产线的量产是个系统工程,需要材料、设备、晶体管结构、EDA工具等与之配套,对于半导体业是个更大的挑战。

  新的晶体管型式,加上掩膜、图形、材料、工艺控制及互连等一系列问题,将导致未来半导体业将面临许多的困难。

  在近期的会议上,Intel发布的一份报告引起了业界关注,并进一步推动业界开始思考未来先进工艺制程的发展方向。

  Intel公司提出的下一代晶体管结构是纳米线FET,这是一种晶体管的一面让栅包围的finFET。Intel的纳米线FET有时被称为环栅FET,并己被国际工艺路线图ITRS定义为可实现5纳米的工艺技术。

  如果Intel不是走在前列,也就不可能提供其5纳米进展的讯息。该报告似乎传递出一个信号,5纳米可能有希望实现,或者已经在其工艺路线图中采用了新的晶体管结构。

  在5纳米的竞争中,台积电也不甘落后,其共同执行长Mark  Liu近期也表示,己经开始对5纳米的研发,并有望在7纳米之后两年推出。全球其他先进制程制造商也都在关注5纳米。

  不用怀疑,芯片制造商只看到采用如今的finFET技术有可能延伸至7纳米,至于5纳米尚不清楚,或者有可能最终并不能实现。实际上,在5纳米时,的确有许多技术上的挑战,导致成本之高,让人们无法预计。

  但是如果假设5纳米出现在某个时刻,那么产业界将面临众多的难题。应用材料公司先进图形技术部副总裁Mehdi  Vaez-ravani认为,这其中每一项都是挑战,有物理和灵敏度的要求,也有新材料方面的需求,其中晶体管的结构必须改变。

  如果产业真的迈向5纳米,将面临什么样的挑战?美国半导体工程(Semiconductor  Engineering)为了推动进步,从众多挑战中汇总了以下几个方面。

  Lam Research全球产品部首席技术官泮阳(Yang  Pan)认为,在通向5纳米时,功能与成本是无法躲避的最大挑战,所以要引入新的技术与材料。

  晶体管结构

  在finFET或者纳米线FET之间选择谁会胜利还为时尚早,业界正试图寻求更多的解决方案。

  首先芯片制造商必须要做一些困难的决定,其中之一就是必须选择在5纳米时晶体管的结构,如今有两种可供选择,finFET或者纳米线FET。

  格 罗方德先进器件架构总监及院士Srinivasa  Banna认为,对于5纳米,finFET是一种选择。显然其从产业角度希望尽可能延伸finFET技术。众所周知,产业界为了finFET的生态链己经  投了许多钱,因此从投资回报率角度上,希望finFET技术能用得更久。

  然而缩小finFET技术至5纳米是个挑战,因为在5纳米finFET时,预计鳍的宽度是5纳米,而实际上这种结构己经达到理论极限。

  Banna说,这也是芯片制造商正在开发纳米线FET的原因。纳米线有很好的静电优势(CMOS有静电击穿问题),但是也带来许多问题,如纳米线的器件宽度及器件能有多大的驱动电流,这些业界都在摸索之中。

  三星先进逻辑实验室高级副总裁Rodder认为,直到今天,对于5纳米来说,在finFET或者纳米线FET之间选择谁会是胜利者还为时尚早,因为业界正试图寻求更多的解决方案。

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